دانلود ترجمه مقاله کدهای LDPC آرایه پراکنده و معماری دیکدر

1. مقدمه 2. رمزگشایی شافل، مبتنی بر ستون 3. ساخت کد و تحلیل محیط 4. معماری رمزگشایی 5. نتایج پیاده سازی 6. نتیجه گیری

چکیده – کدهای بازبینی پَرِتی (QC) با چگالی پایین، به صورت شبه چرخه ای (LDPC)، در حافظه فلش NAND، به دلیل عملکرد اصلاح خطای بی نقص و ساختار متناسب با سخت افزار، شهرت زیادی به دست آورده اند. با این وجود مقیاس بالای شیفتِرهای لوله ای منجر به پیچیدگی بالای مسیریابی می شود. کد LDPC آرایه ای، نوعی از کد QC-LDPC با ساختاردهی بالا است که توازن خوبی، میان عملکرد پیچیدگی و توان عملیاتی را فراهم می کند. دراین مقاله، روش ساخت کدهای LDPC آرایه پراکنده (DA-LDPC)، برپایه مربع آرایه ارائه می شود. کدهایDA-LDPC، نه تنها از ویژگی های آرایه سود می برند بلکه معماری ذخیره سازی بهره ور و هیبرید را به دلیل ساختار شبه پلکانی خود دارند. برای کاربردهای فلش NAND، ساختار کد و معماری دیکُدِر یک کد DA-LDPC یعنی (18300,16470)، در این مقاله تشریح شده است که در آن، تصمیم دو سطحی استراتژی رمزگشایی LDPC، پیاده سازی می شود. نتایج عددی، بر پایه پلت فرم نمونه سازی FPGA نشان داده که سطح خطای کد DA-LDPC یعنی (18300,16470) از لحاظ نرخ خطای بیت، کمتر از 10-11 است (BER). به دلیل ساختاردهی خوب کدهای DA-LDPC می توانیم الگوریتم رمزگشایی شافل (CBSD)، مبتنی بر ستون را برای سهولت پیاده سازی اعمال نماییم. نتایج پیاده سازی ASIC متناظر اثبات کرده است که معماری دیکُدِر کدهای DA-LDPC می توانند به نسبت تعداد گیت برتوان عملیاتی نرمال شده بالاتر (NTGR) (در مقایسه با مدرن ترین مطالعات) برسند. مقدمه: در سالیان اخیر، با افزایش دستگاه های موبایل، حافظه های فلش NAND بیشتر و بیشتری مورد استفاده قرار گرفته اند. با توجه به تقاضای در حال افزایش، برای ظرفیت فضای ذخیره سازی، تکنیک های سلول چند سطحی (MLC) و سلول سه سطحی (TLC)، برای جایگزینی تکنیک سلول تک سطحی (SLC) در کاربردهای فضای ذخیره سازی، با ظرفیت بالا معرفی شده اند. چگالی بیت در حال افزایش، همیشه همراه با نرخ خطای بیت خام (RBER)بیشتر ارائه می شود. (برای چندین فاکتور، همانند تداخل سلول به سلول [1] و خطاهای زمان حفظ[2]). نتیجتا کدهای LDPC بهره ورتر [3] باید بررسی شوند. برای دیکُدِرهای LDPC، مسیریابی پیچیده، ملزومات حافظه بالا و توان عملیاتی محدود، چندین مشکل هستند که دلیل آن ها، الگوریتم رمزگشایی تکراری است که به عنوان الگوریتم حاصل جمع (SPA)، شناخته می شود (هم چنین گونه های دیگر آن همانند الگوریتم min-sun (MSA)) (مراجعه شود به منبع [4]). یک استراتژی دیکدینگ LDPC تصمیم گیری دو سطحی، برای حافظه های فلش NAND، برای ارائه توان عملیاتی بیشتر و مجازات تاخیر خوانش کاهش یافته پیشنهاد شده است [5]. سطح اول، رمز گشایی تکراری، با نسبت احتمال- گزارش اولیه تصمیم گیری سخت (LLR) بوده و سطح دوم، رمزگشایی تکراری، با مورد نرم می باشد. برای بهبودبخشی دوام چرخه ای P/E، با حداقل سربار تاخیر خوانش، یک استراتژی تصمیم گیری، از اصلاح خطاهای نامساوی که در [6] پیشنهاد شده است، استفاده می کند.

Quasi-cyclic (QC) low-density parity-check (LDPC) codes have become popular in NAND flash memories, owing to their excellent error correction performance and hardware-friendly structures. However, the large scale of barrel shifters result in prohibitive routing complexity. Array LDPC code is a kind of highly-structured QC-LDPC code, which provides a good balance of performance, complexity and throughput. In this paper, a construction method of dispersed array LDPC (DALDPC) codes based on array square is proposed. DA-LDPC codes do not only benefit from the array property, but also a hybrid and efficient storage architecture due to their stair-like structure. For NAND flash applications, the code construction and decoder architecture of a (18300; 16470) DA-LDPC code is illustrated in this paper, where a 2-level decision of LDPC decoding strategy is employed. The numerical results based on an FPGA emulation platform have shown that the error floor of the (18300; 16470) DA-LDPC code is under 10-11 in term of bit error rate (BER). Thanks to the well-structured DA-LDPC codes, we can conveniently apply column-based shuffle decoding (CBSD) algorithm for ease of implementation. The corresponding ASIC implementation results have proved that the decoder architecture of DA-LDPC codes can achieve higher normalized-throughput-gate-count-ratio (NTGR) compared to state-of-art works. INTRODUCTION: In recent years, more and more NAND flash memories have been used as the number of mobile devices increases. With the growing demand of storage capacity, multi-level cell (MLC) and trinary-level cell (TLC) techniques are introduced to take place of single-level cell (SLC) technique in high-capacity storage applications. The increasing bit density is always accompanied with higher raw bit error rate (RBER) for several factors such as cell-to-cell interference [1] and retention time errors [2]. As a result, more efficient LDPC codes [3] have to be considered. For LDPC decoders, the complex routing, large memory requirement, and limited throughput are severe problems due to the iterative decoding algorithm, which is known as the sum-product algorithm (SPA), and its variants such as min-sum algorithm (MSA) [4]. A 2-level decision of LDPC decoding strategy for NAND flash memories was proposed for higher throughput and reduced read latency penalty [5]. The first level is iterative decoding with the hard decision initial log-likelihood ratio (LLR), and the second level is iterative decoding with the soft one. To improve P/E cycling endurance at minimal read latency overhead, a design strategy uses unequal error correction was proposed in [6].

بخشی از ترجمه مقاله (صفحه 10 فایل ورد ترجمه)