دانلود ترجمه مقاله چالش های طراحی VLSI کم مصرف

1. مقدمه 2. پیشینه پژوهش 3. مطالعه و تحلیل شبیه سازی 4. نتیجه گیری

چکیده – هدف اصلی طراحی، نیاز به کاهش برق اضطراری در دستگاه‌های مجهز به باتری می باشد که توسط مهندسین یکپارچه سازی در مقیاس بسیار بزرگ (VLSI) انجام می شود. بسیاری از تکنیک های کنترل نشتی که تاکنون طراحی شده اند هر کدام مزایا و معایب خود را دارند. تمرکز این مقاله بر مطالعه تطبیقی بهترین روش‌های منطقی دومینو فعلی با استفاده از فین‌فت (FinFET) است. بهره نویز واحد SCDNDTDL 3.77 بیشتر از منطق SG فین‌فت است. این مقاله به محققین کمک می کند تا در مورد انتخاب یک تکنیک نسبت به تکنیک دیگر، به یک برداشت فنی دست یابند. مقدمه: پیرو قانون مور، فناوری در چند دهه گذشته به سرعت کاهش یافته و منجر بهIC های بسته بندی با چگالی بالاتر می شود. دستگاه‌های قابل حمل نمی‌توانند فقط به باتری‌ها تکیه کنند، زیرا تاکنون هیچ پیشرفت تحول آفرینی در عمر باتری مدرن ایجاد نشده است. معمولاً در جایی که ابعاد بحرانی ترانزیستورها به همراه ولتاژ منبع تغذیه کاهش می یابد، از مقیاس بندی میدان ثابت استفاده می شود. برخلاف کاهش بی وقفه گره فناوری، هزینه های مرتبط با خنک سازی این تراشه ها بسیار بالاست. بنابراین، تکنیک‌های کاهش قدرت نشتی ساکن تقریباً در تمام سطوح انتزاعی به‌ویژه در سطح مدار، یک نیاز مبرم محسوب می شود. اتلاف توان در ماسفت ها دارای مولفه های دینامیکی و استاتیکی می باشد. در گره‌های فناورانه پایین‌تر، اتلاف توان استاتیکی مهم تر از اتلاف توان دینامیکی است. هدایت زیرآستانه، مؤلفه اصلی نشت توان ساکن محسوب می شود. جریان زیر آستانه، جریانی است که وقتی ماسفت به طور کامل روشن نشده باشد، جریان می یابد. این جریان حتی زمانی که ولتاژ ورودی زیر اختلاف سطح آستانه ای قرار دارد، جاری می باشد. با توجه به وابستگی مربعی اتلاف توان در هنگام تغییر وضعیت سوییچ بواسطه VDD، ثبت شده است که کاهش مقیاس VDD در مهار اتلاف توان بسیار موثر می باشد [1]. برای مقابله با کاهش سرعت ناشی از مقیاس گذاریVDD، اختلاف سطح آستانه ای (Vth) نیز با همان ضریب VDD کاهش می یابد. کاهش تأخیر انتشار به دلیل مقیاس گذاریVth در ولتاژهای پایین تر منبع تغذیه، مشهود است [2]. افزایش جریان زیر آستانه همراه با کاهش حاشیه نویز، محدودیتی را در مقابل کاهش Vth ایجاد می کند. هنگامی که ولتاژ Vth کمتر از 0.2 ولت می شود، نشت ناشی از هدایت زیرآستانه، به بخش مهمی از کل مصرف توان تبدیل می شود [3].

The need for decreasing the standby power in battery aided devices is the main design objective for very large-scale integration (VLSI) engineers. Many leakage controlling techniques have been designed so far each with its pros and cons. The focus of this paper is on the comparative study of the current best domino logic methods using FinFETs. The unity noise gain for SCDNDTDL is 3.77X higher than the SG FinFET logic. This paper will help the researchers to get a technical hunch of choosing a technique over another. INTRODUCTION: Following the Moore’s law, technology has scaled down very rapidly in the past few decades to account for higher packaging density ICs. Portable devices can’t merely rely on batteries as there has not been any revolutionary improvement in modern battery life until now. Constant field scaling is usually employed where the critical dimensions of transistors along with the power supply voltage are scaled down. With the relentless scaling down of technology node the cost associated with cooling of these chips is sky high. So, the techniques to reduce the static leakage power at almost all levels of abstraction especially at circuit level are the need of the hour. Power dissipation in MOSFETs has dynamic and static components. The static power dissipation overweighs the dynamic power dissipation at lower technological nodes. The major component of static power leakage is subthreshold conduction. Subthreshold current is the current which flows when the MOSFET has not completely turned ON. It flows even when the input voltage is below the threshold voltage. Due to the square dependence of switching power dissipation with VDD the scaling down of VDD proved very effective in curbing the power dissipation [1]. To counter the speed degradation due to scaling of VDD, the threshold voltage (Vth) is also scaled down by the same factor as the VDD. The reduction of propagation delay due to the scaling of Vth is pronounced at lower power supply voltages [2]. The increase in sub-threshold current along with the reduction in noise margins puts a limitation against the reduction in Vth. Leakage due to the subthreshold conduction becomes a significant part of total power consumption when Vth voltage becomes less than 0.2V [3].