دانلود ترجمه مقاله کاهش افت ولتاژ با مقیاس بندی وفقی ولتاژ و جبرانسازی داده های کلاک

1. مقدمه 2. درخت کلاک و تاثیر CDC بر مسیر بحرانی 3. طرح رفع افت ولتاژ پیشنهادی 4. نتایج 5. نتیجه گیری

چکیده – نویز منبع تغذیه فرکانس بالا، باعث تنزل عملکرد و بازده انرژی محصولات ریزپردازنده ای می شود و در نتیجه فرکانس بیشینه بهره برداری برای سیستم های الکترونیک و قابلیت اطمینان دستگاه را کاهش می دهد. یک باند محافظ لازم است ایجاد شود تا افت ولتاژ بدون ایجاد مشکل در اجرا که باعث کاهش عملکرد می شود را تحمل کند. این مقاله، روشی برای بهبود تحمل افت ولتاژ از طریق مقیاس بندی وفقی، با بهره گیری از اثر جبرانسازی داده های کلاک، پیشنهاد می دهد. راهکار پیشنهادی با موارد آزمون در یک فنآوری FinFet CMOS در سطح شبیه سازی پس از طرح بندی (post-layout)، که از 6% به 30% تحمل افت ولتاژ بیشتر دست می یابد، اعتباریابی می شود. مقدمه: افت ولتاژ منبع تغذیه فرکانس بالا (V_cc)، عملکرد و بازده انرژی محصولات ریزپردازنده ای را تنزل می دهد و در نتیجه حداکثر فرکانس (f_max) بهره برداری برای سیستم های الکترونیک مانند ریزپردازنده ها را محدود می کند [1]. نویز تامین ناشی از مدار «بر تراشه»، باعث تغییرات تاخیر در مسیرهای داده ای و همچنین اعوجاج در مسیرهای کلاک، می شود. در نتیجه، داده های فراهم شده از یک سطح در یک خط لوله دیگر تضمین نمی شود که بوسیله لبه کلاک بعدی در یک پنجره زمان بندی معین استخراج شود و در نتیجه باعث مشکل در زمان بندی می شود. به این علت است که لازم است باند محافظ برقرار شود تا افت ولتاژ بدون مشکل اجرا، تحمل شود بلکه باعث کاهش عملکرد می شود.

High-frequency power supply noise compromises performance and energy efficiency of microprocessor-based products, restricting the maximum frequency of operation for electronic systems and decreasing device reliability. A guard band needs to be set in order to tolerate voltage drops without having any execution problem but leading to a performance reduction. This work proposes a technique to enhance voltage drop tolerance through adaptive scaling, taking advantage of the clock-data compensation effect. The proposed solution is validated with test cases in a FinFet CMOS technology at a post-layout simulation level, reaching from 6% up to 30% more voltage drop tolerance. INTRODUCTION: High-frequency supply voltage (VCC) drop degrades the performance and energy efficiency of microprocessor products, limiting the maximum frequency (fmax) of operation for electronic systems such as microprocessors [1]. Supply noise caused by on-chip current introduces delay variation in data paths, as well as jitter in clock paths. As a result, the launched data from one stage in a pipeline can no longer be guaranteed to be captured by the next clock edge within a given timing window, leading to a timing failure. This is why a guard band needs to be set in order to tolerate voltage drops without having any execution problem but leading to a performance penalty.