دانلود ترجمه مقاله طراحی گیت های منطقی کواترنری و مدارهای حسابی مبتنی بر CNTFET

1. مقدمه 2. FET نانولوله کربن (CNTFET) 3. طراحی مبتنی بر CNTFET پیشنهادی 4. طراحی گیت های جهانی کواترنری 5. نیمه جمع کننده کواترنری (QHA) 6. تمام جمع کننده کواترنری (QFA) 7. خلاصه

چکیده – یک طرح حالت ولتاژ جدید با استفاده از CNTFET برای منطق کواترنری ارائه شده است. این معماری با ارائه یک ساختار جدید برای تقسیم ولتاژ می تواند بر روی هر پیاده سازی منطقی چهار ارزشی اعمال شود. برای اطمینان از عملکرد این معماری نویدبخش پیشنهادی ، گیت های اصلی ، نیم جمع کننده و جمع کننده کامل با استفاده از تقسیم ولتاژ اجرا می شوند. علاوه بر این ، یک رمزگشا برای افزایش پارامترهای نیم جمع کننده مانند مصرف برق ، تأخیر و تعداد ترانزیستور در نظر گرفته شده است. طرح ها با استفاده از ابزار شبیه سازی Hspice شبیه سازی شده اند. در مقایسه با کارهای قبلی ، طرح نیم جمع کننده ما به ترتیب با 75.2٪ ، 7.8٪ و 77٪ در پارامترهای مصرف برق ، تأخیر و PDP بهینه شده است. مقدمه: منطق چند ارزشی (MVL) به عنوان یک جایگزین مناسب برای سیستم های باینری به طور گسترده مورد مطالعه قرار گرفته است[1,2] . MVL قادر به حل و بهینه سازی پیچیدگی در مشکلات اتصال ایجاد شده توسط سیستم های باینری در مدارهای VLSI است [3،4]. در پلتفرم MVL ، برای ذخیره ، نمایش یا محاسبه داده ها ، ارقام کمتری لازم است. از دیگر مزایای استفاده از MVL می توان به محاسبه سرعت بالاتر ، حافظه ذخیره سازی اطلاعات متراکم تر ، استفاده از مسیرهای اتصال بهینه تر ، قابلیت انتقال و دریافت اطلاعات بیشتر و ساده سازی در آزمایش و ارزیابی اشاره کرد [5–9] . با این حال ، سیستم های MVL سیگنال هایی را با سطوح بیشتر نسبت به سیستم باینری اعمال می کنند. این پدیده در برابر تغییر تولید و نویز سیگنال سیستم ، یعنی کوچک شدن حاشیه نویز ، آسیب پذیرتر است. اگر به طور صحیح به این مسائل پرداخته نشود از استفاده از مدارهای MVL جلوگیری می کند.

A new voltage mode design is presented for quaternary logic using CNTFETs. This architecture with presentation of a new structure for voltage division can be applied on any four-valued logic implementation. To ensure the functionality of this promising proposed architecture, basic gates, half-adder, and full-adder are implemented using voltage divider. Moreover, a decoder is considered to enhance the parameters of half-adder such as power consumption, delay, and number of transistors. The designs are simulated using Hspice simulation tool. In comparison with prior works, our half-adder design is optimized by 75.2%, 7.8% and 77% in power consumption, delay and PDP parameters, respectively. Introduction: Multiple-valued logic (MVL) is studied extensively as an ap- propriate alternative to binary systems [1,2]. The MVL is able to solve and optimize the complexity in interconnection problems introduced by binary systems in VLSI circuits [3,4]. In MVL plat- form, fewer digits are required to save, display or compute data. Other advantages of applying MVL are higher speed computation, more dense data storage memory, applying more optimized connection routes, higher capability of transferring and receiving data, and simplification in testing and evaluating [5–9]. However, MVL systems apply signals with more levels compared to that of a binary system. This phenomenon is more vulnerable to manufacture variation and system signal noise, that is, the noise margin shrinking. If these issues are not dealt with in a proper manner they prevent the application of MVL circuits.