دانلود ترجمه مقاله طراحی حلقه قفل شده تاخیر کاملاً دیجیتال مبتنی بر SAR

1. مقدمه 2. معماری و توصیف مدار ADDLL پیشنهادی 3. نتایج شبیه سازی برای ADDLL پیشنهادی و مقایسه ها 4. نتیجه گیری

چکیده – در این مقاله،طراحی و شبیه سازی یک حلقه قفل شده تاخیر کاملاً دیجیتال مبتنی بر SAR (ADDLL)، با ویژگی های 8 بیتی و فرکانس 500 مگاهرتز الی 1.5 گیگاهرتز ، روی فناوری CMOS 130 نانومتری ارائه شده است. ADDLL پیشنهادی از خط تاخیر کنترل شده دیجیتالی جدیدی (DCDL) استفاده کرده که از نظر منحنی تاخیر- کد SAR و مصرف توان کم ، مشخصه خطی (خطی بودن) خوبی دارد. در مقایسه با سایر ADDLL های مبتنی بر SAR ، هیچ کد باینری پیچیده ای برای دیکودر(رمزگشای) ترمومتر ، در DCDL پیشنهادی وجود نداشته ، و این ویژگی منجر به اتلاف توان اندک، و مساحت کوچک می شود. با توجه به نتایج شبیه سازی، DCDL پیشنهادی کاملاً یکنواخت بوده و در تمام گوشه های PVT ، از لحاظ خطی بودن عملکرد خوبی بجا می گذارد. ADDLL ارائه شده، در 32 چرخه از ساعت ورودی قفل می شود و اتلاف توان 1.15 میلی وات در فرکانس ساعت 1.5 گیگاهرتز ، و ولتاژ تغذیه 1.2 ولت را در اختیار دارد.

A 500 MHz to 1.5 GHz 8-bit SAR-based all-digital delay-locked loop (ADDLL) designed and simulated in a 130 nm CMOS technology is presented in this paper. The proposed ADDLL employs a novel digitally controlled delay line (DCDL), which presents a good linearity for the SAR code-delay curve and low power consumption. Compared to other SAR-based ADDLLs, there is no complex binary to thermometer decoder in the proposed DCDL that leads to low power dissipation and small area. Based on the simulation results, the proposed DCDL is fully monotonic and exhibits a good performance in terms of linearity at all PVT corners. The presented ADDLL locks in 32 cycles of input clock and dissipates 1.15 mW at 1.5 GHz clock frequency and 1.2 V supply voltage.