دانلود ترجمه مقاله معماری مبتنی بر CORDIC برای محاسبه ریشه N ام

1. مقدمه 2. معماری شامل cordic استاندارد 3. معماری با cordic بهبود یافته 4. پیاده سازی سخت افزاری 5. بحث و بررسی 6. نتیجه گیری

چکیده – این مقاله یک معماری مبتنی بر رایانه دیجیتال چرخشی هماهنگ (cordic)را برای محاسبه ریشه n ام ارائه داده و مطلوبیت آن را در پیاده سازی سخت افزاری اثبات می نماید. معماری پیشنهادی، وظیفه یافتن ریشه n ام را بسادگی با عملیات انتقال- جمع اجرا می کند و تعادل بین سرعت (یا دقت) و مساحت را ایجاد می کند. از نظر فنی، محاسبه ریشه n ام به سه وظیفه جزئی تقسیم می شود. آن ها به سه کلاس/ دسته مختلف از cordic نگاشت می شوند. برای غلبه بر مشکل محدوده همگرایی کم در الگوریتم cordic ، از چند روش نوآورانه برای بهبود محدوده همگرایی استفاده می نماییم. سپس، از نظر محدوده همگرایی و انعطاف پذیری، یک معماری انعطاف پذیر توسعه داده می شود. تایید در نرم افزار متلب با تطبیق برداری توسعه یافته صورت می گیرد. در نهایت، با استفاده از ساختار پایپ لاین با داده ورودی با ممیز ثابت ، نمونه مثال از معماری پیشنهادی با رادیکاند صفر الی یک میلیون اجرا می شود. برای خطای نسبی، میانگین تقریبی 7-^10 بدست می آید. طراحی با Verilog hdl مدلسازی و در فناوری cmos tsmc 40 نانو سنتز می شود. گزارش فرکانس حداکثری 2.083 با مساحت 19742.1 میکرومتر مربع را نشان می دهد. با فرکانس های کمتر از 1 گیگاهرتز، مساحت به 16989.9 افت می کند.

This paper presents a COordinate Rotation Digital Computer (CORDIC)-based architecture for the computation of Nth root and proves its feasibility by hardware implementation. The proposed architecture performs the task of Nth root simply by shift-add operations and enables easy tradeoff between the speed (or precision) and the area. Technically, we divide the Nth root computation into three different subtasks, and map them onto three different classes of the CORDIC accordingly. To overcome the drawback of narrow convergence range of the CORDIC algorithm, we adopt several innovative methods to yield a much improved convergence range. Subsequently, in terms of convergence range and precision, a flexible architecture is developed. The architecture is validated using MATLAB with extensive vector matching. Finally, using a pipelined structure with fixed-point input data, we implement the example circuits of the proposed architecture with radicand ranging from zero to one million, and achieve an average mean of approximately 10 -7 for the relative error. The design is modeled using Verilog HDL and synthesized under the TSMC 40-nm CMOS technology. The report shows a maximum frequency of 2.083 GHz with 197421.00 μm 2 area. The area decreases to 169689.98 μm 2 when the frequency lowers to 1.00 GHz.

این مقاله می تواند برای الکترونیک و افزارهای میکرو و نانو VLSI مناسب باشد. ترجمه این مقاله در 29 صفحه آماده شده و در ادامه نیز صفحه 21 آن به عنوان نمونه قرار داده شده است که با خرید این محصول می توانید، فایل WORD و PDF آن را دریافت نمایید.