دانلود ترجمه مقاله سیستم اندازه گیری فاز مبتنی بر FPGA

1. مقدمه 2. پیاده سازی طرح 3. روش نمونه برداری 4. تولید زیر نمونه ها 5. محاسبه دامنه فاز 6. خطای اندازه گیری 7. کالیبراسیون 8. نتایج 9. نتیجه گیری

چکیده - اندازه گیری فاز در کاربردهای الکترونیک لازم است، به صورتی که یک رابطه سنکرون بین سیگنال ها نیاز است، حفظ شود. سیستم های الکترونیک سنتی استفاده شده برای اندازه گیری زمان با استفاده از یک رویکرد سیگنال مخلوط کلاسیک، طراحی می شوند. با اختراع سخت افزار قابل پیکربندی مانند آرایه های گیت برنامه پذیر میدانی (FPGA ها)، برای طراحان مفیدتر است که از معماری تمام دیجیتال بهره بجویند. اکثر فرستنده ها-گیرنده های سریالی سرعت بالای مدار FPGA ، تاخیر تراشه یکسان بعد از هر سیکل قدرت، سیکل بازنشانی، یا ارتقای فریم ویر را تضمین نمی کنند. این ها باعث عدم قطعیت رابطه فازی بین سیگنال های بازیابی شده نمی شوند. برای رفع نیاز به ثبت تغییرات شیفت فاز دور (minute) درون یک FPGA، طراحی هسته منطق اندازه گیری فاز که دارای دقت تفکیک و دقت در محدوده چند پیکوثانیه است را پیشنهاد می کنیم. اصول کار براساس تجمیع نمونه فرعی با استفاده از نمونه گیری سیستماتیک برروی سیگنال آشکار ساز فاز می باشد. منطق سنجش فاز می تواند در طیف گسترده ای از فرکانس های کلاک پالس دیجیتال، متغیر از چند کیلوهرتز تا حداکثر فرکانس پشتیبانی شده در قطعه FPGA، کار کند. یک مدل ریاضیاتی برای نشان دادن اصول کار این طرح، ابداع شده است. معماری VLSI برای هسته منطق طراحی شده است. همچنین در مورد روال سیستم سنجش فاز، توالی کالیبراسیون مربوطه و پس از آن، عملکرد طرح از نظر دقت، صحت و دقت تفکیک، بحث کرده ایم. مقدمه: آزمایشهای تجربی از اطلاعات فاز برای کالیبره کردن و سنکرون کردن سیگنال ها بین عناصر مدار مختلف، استفاده می کنند. در آزمایش های معین، مانند فیزیک انرژی زیاد (HEP)، حفظ رابطه فاز بین سیگنال های بحرانی در کل زان اجرای تجربی، یک شرط لازم است. در روندهای اخیر برای پیاده سازی فشرده معماری های کاملاً دیجیتال، فنآوریهای سخت افزار قابل پیکربندی مجدد، مانند آرایه های گیت برنامه پذیر به صورت میدانی (FPGA ها)، نقش بارزی ایفا می کنند. استانداردهای لینک ارتباطاتی بحرانی تاخیر محبوب استفاده شده در آزمایش های HEP مانند فرستنده گیرنده گیگابیت و فعال ساز زمان بندی و سیستم کنترل بر فنآوری شبکه نوری پسیو [1، 2] بطور مستقیم در FPGA ها، پیاده سازی می شوند. این لینک ها، اطلاعات فعال سازی و زمان بندی لازم برای تولید «مهر زمانی» و ساختن رویداد ، لازم می باشند.

Phase measurement is required in electronic applications where a synchronous relationship between the signals needs to be preserved. Traditional electronic systems used for time measurement are designed using a classical mixed-signal approach. With the advent of reconfigurable hardware such as field-programmable gate arrays (FPGAs), it is more advantageous for designers to opt for all-digital architecture. Most high-speed serial transceivers of the FPGA circuitry do not ensure the same chip latency after each power cycle, reset cycle, or firmware upgrade. These cause uncertainty of phase relationship between the recovered signals. To address the need to register minute phase shift changes inside an FPGA, we propose a design for phase measurement logic core having resolution and precision in the range of a few picoseconds. The working principle is based on subsample accumulation using systematic sampling over the phase detector signal. The phase measurement logic can operate over a wide range of digital clock frequencies, ranging from a few kilohertz to the maximum frequency that is supported within the FPGA fabric. A mathematical model is developed to illustrate the operating principle of the design. The VLSI architecture is designed for the logic core. We also discussed the procedure of the phase measurement system, the calibration sequence involved, followed by the performance of the design in terms of accuracy, precision, and resolution. INTRODUCTION: Experiments use phase information to calibrate and synchronize signals between different circuit elements. In certain experiments such as in high energy physics (HEP), preservation of phase relationship between critical signals throughout the experiment runtime is a necessary condition. In recent trend for compact implementation of full digital architectures, reconfigurable hardware technologies such as field-programmable gate arrays (FPGAs) play a very dominant role. Popular latency critical communication link standards used in HEP experiments such as gigabit transceiver and timing-trigger and control system over passive optical network technology [1], [2], are implemented in FPGAs directly. These links carry trigger and timing information needed for timestamp generation and event building.