دانلود ترجمه مقاله مطالعه ای در زمینه معماری اتصالات چند مرحله ای بر پایه کراس بار

1. مقدمه 2. کارهای مرتبط 2.1. تحلیل الگوریتم 2.2. ساختار آرایه ای 3. ساختار اتصال 3.1. شبکه داخلی 3.2. شبکه بیرونی 4. تأیید سیستم 5. نتیجه گیری

مقدمه: با استفاده گسترده از الگوریتم رمزنگاری، الزامات دشوارتری برای پردازنده رمزنگاری از نظر سرعت پردازش، مصرف برق و قدرت محاسبات موازی ایجاد می شود. برای پردازنده رمزنگاری، قابلیت پیکربندی مجدد و ساختار اتصال، دو عامل کلیدی و موثر برای انجام محاسبات موازی محسوب می شوند، ساختار اتصال بهره وري قابليت پردازش موازي داده ها را مشخص مي کند، قابلیت پيكربندي مجدد در پیاده سازی های پرسرعت الگوریتم های رمزنگاری منعکس شده است و امکانی را فراهم می آورد تا با استفاده از الگوریتم های رمزنگاری جدید، آینده ای بهتر ایجاد شود. در حال حاضر، FPGA یک پردازشگر الگوریتم رمزنگاری عمومیِ با ظرفیت بالاست که امکان پیکربندی مجدد دارد، اما برای اجرای الگوریتم کارآیی ندارد. برای این منظور، یک پردازشگر آرایه ایِ منطقی، با کارآیی بالا، انعطاف پذیر و با قابلیت پیکربندی مجدد پیشنهاد شده است که برای شناسایی ویژگی های مشترک الگوریتم های رمزنگاری متفاوت، تعداد بسیاری از رمزهای متقارن را تحلیل می کند. پردازنده ارائه شده نه تنها می تواند الگوریتم فعلی را پردازش نماید، بلکه می تواند الگوریتم هایی که در آینده ارائه می شوند را نیز پیاده سازی کند. ساختار اتصال این مقاله دارای ویژگی های کارآمد و انعطاف پذیری است و با استفاده از کامپایلر طراحی (DC)، زمان و ناحیه ی ساختار را تحلیل می کند.

Introduction: With the widely application of the cryptographic algorithm, there are more strict requirements for cryptographic processor for processing speed, power consumption, and the parallel computing power. For cryptographic processor, the ability of reconfigure and the interconnection structure are two key factors for achieving efficient parallel computing, and the efficiency interconnection structure determines the capability of data parallel processing, the ability of reconfigure is reflected in the current high-speed implementation of cryptographic algorithms and allows for a better future of new cryptographic algorithms. Currently, FPGA is a general purpose cryptographic algorithm processor with high capacity of reconfigure, but the implementation of the algorithm is not efficiency. To this end, a high efficiency and flexible coarse-grained reconfigurable logic array processor is proposed, based on the analysis of a large number of symmetric cipher for common characteristics of different cryptographic algorithm. The processor proposed can not only process the algorithm currently existing, can also implement the algorithm that come up in the future. The interconnect structure of this paper has the characteristics of efficient and flexible, and analyses the timing and area of the structure by Design Compiler (DC).

بخشی از ترجمه مقاله (صفحه 8 فایل ورد ترجمه)