دانلود ترجمه مقاله تکنیک های جابه جایی سلول با آگاهی از قدرت درایو

1. مقدمه 2. مطالعات مربوطه 3. تعاریف 4. بهینه سازی دیر هنگام 5. بهینه سازی زودهنگام 6. کاهش ABU 7. جریان 8. نتایج آزمایشگاهی 9. نتیجه گیری

چکیده – با قالب شدن اتصالات میانی بر تاخیر مدار، در فناوری های نانومتری، جایابی، نقش عمده ای را برای دست یابی به بستار زمانبندی ایفا میکند زیرا در واقع گام اصلی ای است که طول اتصال میانی را تعریف می نماید. در مراحل اولیه جریان طراحی فیزیکی، هدف مکان یابی، کاهش طول سیم کلی می باشد. با این وجود به حداقل رساندن طول سیم کلی، تنها تا حدودی به زمانبندی می پردازد. یک مکان یابی مبتنی برزمانبندی می تواند اطلاعات زمانبندی را به منظور حذف یا کاهش تخطی از زمانبندی، در طراحی، تلفیق نماید. در این مطالعه، یک جریان مکان یابی مبتنی بر زمانبندی افزایشی (TDP) را برای بهینه سازی بیشتر تخطی از زمان بندی از طریق جابه جایی تک سلولی ارائه می دهیم. برای تخطی های نهایی، تکنیکی را توسعه داده ایم که با استفاده از آن می توان ظرفیت خازنی بار، در شبکه های بحرانی را کاهش داد و به توازن ظرفیت خازنی بار، با استفاده از قدرت درایو رسید. برای تخطی های اولیه، تکنیک هایی را ارائه می دهیم که بر بهینه سازی انحراف ساعت، تبادل ثَبات و افزایش اتصال میانی، مبتنی می باشد. جریان ما به صورت آزمایشگاهی، با استفاده از کنفرانس بین المللی در زمینه طراحی، با کمک کامپیوتر (ACCAD) 2015 در زمینه زیرساخت رقابت مبتنی بر زمانبندی افزایشی، ارزیابی می شود. نتایج آزمایشگاهی نشان می دهند که جریان ما می تواند تا حدود زیادی، تخطی از زمان بندی را کاهش دهد. به صورت میانگین، برای حداکثر جابه جایی طولانی، کیفیت نتایج به اندازه 67.8% بهبود می یابد که بدترین اسلک منفی نهایی (WNS) و اسلک منفی کلی (TNS) به ترتیب، به اندازه 2.31 و 10.84، بهبود پیدا می کنند. WNS و TNS اولیه نیز به اندازه 67.92 و 76.42 بهبود می یابند و استفاده از صندوقچه میانگین مقیاس ازدحام (ABU)، به اندازه 74.9% در مقایسه با اولین جایگاه، در این رقابت، بهبود پیدا کرده است. اثر، بر طول درخت اشتاینر (STWL) نیز 2.5% کمتر بوده است.

As the interconnections dominate the circuit delay in nanometer technologies, placement plays a major role to achieve timing closure since it is a main step that defines the interconnection lengths. In initial stages of the physical design flow, the placement goal is to reduce the total wirelength, however total wirelength minimization only roughly addresses timing. A timing-driven placement incorporates timing information to remove or alleviate timing violations. In this work, we present an incremental timing-driven placement flow to further optimize timing violations via single-cell movements.For late violations, we developed techniques to reduce the load capacitance on critical nets and to obtain load capacitance balancing using drive strength. For early violations, we present techniques that rely on clock skew optimization, register swap and interconnection increase. Our flow is experimentally evaluated using the ICCAD 2015 Incremental Timing-Driven Contest infrastructure. Experimental results show that our flow can significantly reduce timing violations. On average, for long maximum displacement, the quality of results is improved by 67.8% with late WNS and TNS being improved by 2.31% and 10.84%, respectively, early WNS and TNS improved by 68.92% and 76.42%, respectively and congestion metric ABU improved by 74.9% compared to the 1st place in the contest. The impact on Steiner tree wirelength is less than 2.5%.